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    • 专利摘要:

    公开号:WO1988002955A1
    申请号:PCT/EP1987/000571
    申请日:1987-10-05
    公开日:1988-04-21
    发明作者:Jean-Claude Guillon；Hans-Georg Von Umbscheiden
    申请人:Deutsche Thomson-Brandt Gmbh；
    IPC主号:H04N9-00
    专利说明:
    [0001] -------------------------------------------------------------------------------------------------------------------------------
    [0002] Schaltungsanordnung zur Verzögerung eines digitalen Signals
    [0003] -------------------------------------------------------------------------------------------------------------------------------
    [0004] Die Erfindung betrifft eine Schaltungsanordnung zur Verzögerung eines digitalen Signals mit Hilfe eines Schieberegisters. Oftmals ist es erforderlich, digitale Signale zeitlich zu verzögern. Dazu werden diese in Schieberegister geladen und mit einem bestimmten Takt durch dieses geschoben, bis sie am Ausgang wieder zur Verfügung stehen. Dabei werden die zuerst eingelesenen Daten bzw. Signale zuerst wieder ausgelesen (first in - first out FIFO). Diese Schieberegister sind jedoch nicht für eine beliebig hohe Taktfrequenz geeignet. Liegen nun digitale Signale vor, die mit großer Bandbreite übertragen werden, ist die Verarbeitung durch die zulässige Taktfrequenz begrenzt. Sollen z.B. digitale Fernsehsignale mit einer Bandbreite von 6 MHz über ein verzögerndes Schieberegister übertragen werden, müßte dieses mit 12 MHz getaktet werden.
    [0005] Der Erfindung liegt die Aufgabe zugrunde, unter Verwendung heute üblicher digitaler Bausteine eine Verzögerungsschaltung mit großer Bandbreite zu ermöglichen, obwohl diese digitalen Bausteine nicht ohne weiteres in der Lage sind, die für die erforderliche Bandbreite benötigte Taktfrequenz zu verarbeiten. Insbesondere soll mit der E r f i ndung die Aufgabe gelöst werden, ein digitales Fernsehsignal mit genügend hoher Bandbreite um die Dauer einer Zeilenperiode zu verzögern. Diese Aufgabe wird durch die im Patentanspruch angegebene Erfindung gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
    [0006] Um die Bildqualität von Fernsehempfängern zu verbessern, werden Speicheranordnungen benötigt, welche die Signalinformation einer Zeile oder eines Halbbildes oder eines. Vollbildes speichern. Auf diese Weise können digitale Filter realisiert werden. Mit einem um eine Zeile verzögerten Fernsehsignal kann ein im Zwischenzeilenverfahren aufgenommenes Fernsehbild in ein progressiv abgetastetes Bild umgewandelt werden.
    [0007] Nachstehend wird die Erfindung an dem Ausführungsbeispiel einer Schaltung zur Verzögerung eines FBAS-Signals um die Dauer einer Zeile mit Hilfe der Zeichnung erläutert.
    [0008] Figur 1 zeigt ein Blockschaltbild;
    [0009] Figur 2 zeigt die Taktsignalerzeugung zur Ansteuerung der Stufen des Blockschaltbildes nach Figur 1;
    [0010] Figuren 3 bis 7 zeigen Pulsdiagramme der Taktsignale.
    [0011] Das zu verzögernde FBAS-Signal wird über den Eingang I an einen Analog-Digital-Wandler AD geschaltet, der das analoge Signal z.B. in ein 8-Bit-Datenwort umwandelt und über den Datenbus D1 an einen Zwischenspeicher L1, ein sogenanntes Latch, schaltet, welches mit einem Takt CK1 von z.8. 12 MHz die Daten auf den Ausgangsdatenbus D2 gibt. Dieser Datenbus ist in zwei parallele Zweige D2' und D2'' aufgeteilt und gibt die Daten an zwei weitere Zwischenspeicher L2 und L3. Die gespeicherten Daten werden nun mit einer Taktfrequenz
    bzw.
    , die die Frequenz CK1/2, im Beispiel 6 MHz, aufweisen und um eine halbe Periode phasenverschoben sind, auf den Datenbus D3 bzw. D4 gegeben. Die die Zwischenspeicher L2 und L3 steuernden Taktfrequenzen sind also um eine Taktperiode T des Taktes CK1 phasenverschoben. Der Datenbus D3 ist an den Eingang eines ersten Schieberegisters FIFO1 und der Datenbus D4 an den Eingang eines zweiten Schieberegisters FIFO2 angeschlossen. Die Schieberegister FIFO1 und FIFO2 werden mit phasenverschobenen Takten CKW1 und CKW2 eingelesen und mit phasenverschobenen Takten CKR1 und CKR2 wieder ausgelesen. Die Schieberegister FIFO1 und FIFO2 werden periodisch z.B. zu Beginn einer Bildperiode des FernsehsignaIs jeweils zurückgesetzt mit Hilfe von RS1 und RS2. Die Frequenzen
    CKR1 und CKR2 sind halb so groß wie die Taktfrequenz CK1 und gerade so groß, daß die Schieberegister diese noch verarbeiten können. Eine später noch zu erläuternde TakterzeugerschaItung T liefert die genannten Taktimpulse in Phase und Frequenz aus einem quarzgesteuerten Grundtakt CK1. Die Takte CKR1 und CKR2 zum Auslesen der Schieberegister FIFO1 und FIFO2 sind in Bezug auf die Einlesetakte CKW1 und CKW2 derart verschoben, daß sich zwischen diesen z.B. gerade die Zeit einer Zeilendauer von 64 μ s ergibt. Die verzögert aus den Schieberegistern FIFO1 und FIFO2 entnommenen acht-bit-breiten Daten gelangen über den Datenbus D5 an einen Zwischenspeicher L4 bzw. über den Datenbus D6 an einen Zwischenspeicher L5, die ihre Daten mit den Takten CKR1 bzw. CKR2 ausgeben. Die beiden Zwischenspeicher L4 und L5 sind über den Datenbus D7 bzw. D8 mit einer Multiplexschaltung MUX verbunden, welche die Daten aus den Zwischenspeichern L4 und L5 mit den Ausgängen ΦA bis 7A und ΦB bis 7B abwechselnd auf die Ausgänge Φ bis 7 schaltet. Die MulitplexschaItung wird mit dem Takt
    pegelabhängig getaktet, so daß die Daten auf den Datenbus D9 mit der ursprünglichen hohen Frequenz ausgegeben werden. Sie erreichen den Speicher L6, der mit der Taktfrequenz CK1 ausgelesen wird, so daß über den Datenbus D10 wieder das ursprüngliche digitale Signal hoher Taktfrequenz zur Verfügung steht, welches mit Hilfe eines Digital- Analog-Wandlers DA umgeformt wird, so daß am Ausgang 0 das zeitverzögerte Signal FBAS' abgenommen werden kann.
    [0012] Die zur Erzeugung der verschiedenen Taktsignale nach den Figuren 3 bis 7 erforderliche Steuerschaltung T nach Figur 1 wird mit Hilfe des Schaltbildes gemäß Figur 2 nachstehend beschrieben.
    [0013] Zunächst wird ein Grundtakt CK1 von z.B. 12 MHz mit Hilfe eines quarzgesteuerten Oszillators 1 erzeugt. Dieser Grundtakt CK1 wird in einer Frequenzteilerstufe 2 geteilt und als Takt CK2 bzw. über einen Inverter 3 als invertierter Takt ausgegeben. Aus dem Vertikalsynchronimpuls V wird über eine monostabile Kippschaltung 4 ein Impuls von ca. 40 μs Dauer erzeugt, der auf den D-Eingang eines D-Flip-Flops 5 gelangt, an dessen Clock-Eingang C ein horizontaIfrequenter Puls anliegt. Am Ausgang des D-Flip-Flops 5 entsteht dadurch ein Impuls von genau einer Zeilendauer, der sich periodisch mit einer Frequenz von 25 Hz wiederholt und der mit Hilfe eines nachgeschalteten weiteren D-Flip-Flops 6 auf die Taktfrequenz CK2 synchronisiert wird. Der 25-Hz-Puls mit einer Impulsdauer von 64 us steht als F- und
    -Signal an den Ausgängen zur Verfügung. Das
    -Signal gelangt an den Eingang eines Schieberegisters 7, wo es mit einer Verzögerung von 4 Taktzeiten (4T) und von 8 Taktzeiten (8T) des Taktes CK1 abnehmbar ist. Das um 4T verzögerte Singnal G wird mit Hilfe des Inverters 8 invertiert zu G und gelangt zusammen mit dem
    -Signal auf ein NAND-Gatter 9, desse Ausgangssignal über ein D-Flip-Flop 10 und ein D-Flip-Flop 11 mit den Taktsignalen CK2 und
    synchronisiert wird. Es entstehen Reset-Signale RS1 und RS2, die zu Beginn jedes Bildes die Schieberegister FIFO1 und FIFO2 auf einen definierten Anfangszustand setzen. So können sich zeitliche Fehler durch Aufsummierung nicht vergrößern. Das um 8-Takte 8T verzögerte Signal
    erscheint am Ausgang des Schieberegisters 7 als Signal K, welches durch den Inverter 12 invertiert als Signal mit
    dem Signal
    auf ein NAND-Gatter 13 zum Signal L gewandelt wird, welches zusammen mit dem Taktsignal CK2 über das NAND-Gatter 14 zum Signal X und Invertierung durch den Inverter 15 zum Signal N geformt an das NOR-Gatter 16 gelangt, wo es mit dem Signal M verknüpft wird, welches aus dem Signal L und dem Taktsignal CK1 am AND-Gatter 17 entsteht. Daraus wird dann das
    [0014] Signal
    bzw. über das OR-Gatter 18 das Signal CKW1 gebildet.
    [0015] In ähnlicher Weise werden die Signale CKW2 gebildet, indem aus dem Signal L über das D-Flip-Flop 19 mit dem Taktsignal
    ein Signal L' gebildet wird, welches über das mit dem Taktsignal verknüpfte NAND-Gatter 20 das Signal Y bildet, welches über den Inverter 21 zum Signal N' umgeformt und über das NOR-Gatter 22 an den Ausgang gelangt. Das
    -Signal entsteht durch Verknüpfung des Signals L' mit dem Taktsignal CK1 über das AND-Gatter 23 zum Signal M' und gelangt über das OR-Gatter 24 an den Ausgang.
    [0016] Das Signal CKR1 entsteht durch Verknüpfung des Signals F mit dem Taktsignal CK2 über das NAND-Gatter 25 zum Signal Z. Dieses gelangt über den Inverter 26 als Signal R über das NOR-Gatter 27 an den Ausgang dieses Gatters, an welches das Signal S gegeben wird, das mittels des AND-Gatters 28 aus der AND-Verknüpfung der Signale F und CK1 entsteht. Das Signal CKR2 wird erzeugt, indem das Signal F und das Taktsignal
    über ein D-Flip-Flop 29 ein Signal T erzeugt, welches über das NAND-Gatter 30 zusammen mit dem Taktsignal
    an den Eingang eines Inverters 31 gelegt ist, dessen Ausgang an das OR-Gatter 32 zusammen mit dem Ausgangssignal des AND-Gatters 33 geschaltet ist.
    [0017] Die in den Figuren 3 bis 7 gezeigten Darstellungen der Signale berücksichtigen nicht die in der Praxis sich ergebenden kurzen zeitlichen Verzögerungen Sie sind der übersichtlichkeit wegen fortgelassen worden.
    [0018] Figur 3 zeigt die Entwicklung der Reset-Signale RS1 und RS2.
    [0019] Figur 4 zeigt die Entwicklung des Write-Signals CKW1.
    [0020] Figur 5 zeigt die Entwicklung des Write- Signals CKW2.
    [0021] Figur 6 zeigt die Entwicklung der Read-Signale CKR1 und CKR2.
    [0022] Figur 7 zeigt die gegenseitige zeitliche Lage der soeben bezeichneten Signale.
    [0023] Zu Beginn eines Bildes werden die digitalen Signale zunächst mit einer hohen Taktfrequenz (CK1) in einem Zwischenspeicher gespeichert und dann in die Schieberegister eingeschrieben
    [0024] (CKW1 und CKW2) und nach einer Verzögerung von einer Zeilen dauer (64 μs) entsprechend 768 Taktperioden (CK1) durch die Signale CKR1 und CKR2 ausgelesen. Für die in der Schaltung verwendeten logischen Bausteine wurden nachfolgend aufgeführte Typen verwendet:
    [0025] A-D-Wandler AD: EVM 8308 (Thomson) Zwischenspeicher L1, L2
    [0026] L3, L4, L5, L6: SN 74 As 574 (Texas Instruments)
    [0027] FIFO1, FIFO2: MK 4501 (MOSTEK)
    [0028] MUX: 2x SN 74 AS 157 (Texas Instruments)
    [0029] D-A-Wandler DA: EVM 8408 (Thomson)
    [0030] Mono 4: SN 74 121 (Texas Instruments)
    [0031] D-Flip-Flop 5, 6, 19, 29: SN 74 AS 74 (Texas Instruments)
    [0032] Schieberegister 7: SN 74 AS 164 (Texas Instruments)
    [0033] NAND-Gatter 9, 13, 14, 20, 25, 30:SN 74 AS 00 (Texas Instr.)
    [0034] NOR-Gatter 16, 22, 27: SN 74 AS 02 (Texas Instruments)
    [0035] OR-Gatter 18, 24, 32: SN 74 AS 32 (Texas Instruments)
    [0036] AND-.Gatter 17, 23, 28, 33: SN 74 AS 08 (Texas Instruments)
    [0037] Inverter 8, 12, 15, 21, 26, 31: SN 74 AS 04 (Texas Instrum.)
    权利要求:
    ClaimsPatentansprüche
    1. Schaltungsanordnung zur zeitlichen Verzögerung eines digitalen Signals mit Hilfe von Schieberegistern (FIFO), d a d u r c h g e k e n n z e i c h n e t, daß das mit einem Takt (CK1) hoher Taktfrequenz in einen ersten Zwischenspeicher (L1) eingelesene digitale Signal in zwei parallel angeordnete Zwischenspeicher (L2, L3) mit Taktsignalen ( eingelesen wird, deren Frequenzen halb so groß sind wie die des Taktes (CK1) und diese Taktsignale ( gegeneinander um erine halbe Taktperiode versetzt sind, und daß an den parallelen Ausgängen der Zwischenspeicher (L2, L3) je ein Schieberegister (FIFO1, FIFO2) angeschlossen ist, in welche die digitalen Signale mit zu den Taktsignalen komplementären Taktsignalen (CKW1, CKW2) eingelesen werden und die Schieberegister (FIFO1, FIFO2) durch um eine vorgebbare Verzögerungszeit versetzte Auslesetakte (CKR1, CKR2) ausgelesen werden, und daß die Ausgänge der Schieberegister (FIFO1, FIFO2) an je einen, Zwischenspeieher (L4, L5) angeschlossen sind, die mit einer MulitplexschaItung (MUX) verbunden sind. welche mit einem Taktsignal geschaltet wird, dessen Frequenz halb so groß ist wie die Taktfrequenz (CK1) für den an den Ausgang der Multip lexscha Itung (MUX) angeschalteten Zwischenspeicher (L6) der zur Ausgabe der digitalen Signale mit dem Takt (CK1) dient.
    2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß sie zur Verzögerung eines digitalen Fernsehsignals dient.
    3. Schaltungsanordnung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die Verzögerungszeit der Dauer einer Zeile des Fernsehbildes entspricht.
    类似技术:
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    1988-04-21| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LU NL SE |
    1988-05-05| WWE| Wipo information: entry into national phase|Ref document number: 1987906816 Country of ref document: EP |
    1988-10-19| WWP| Wipo information: published in national office|Ref document number: 1987906816 Country of ref document: EP |
    1990-07-19| WWW| Wipo information: withdrawn in national office|Ref document number: 1987906816 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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